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 命題方式：
- 由 Cadence 出題
- 以一個自訂的 packet format, 行為類似 Ingress/Egress 的網路傳輸行為
- 將置入若干已知的錯誤 , 由參賽者對 DUT 進行驗證
- 題目將於參賽當天面將予參賽者
評審標準：
- 基本項目 : (10pts)
- DUT compile/connection errors (5pts)
- DUT Linting and fixing (5pts)
- 主要項目 : (60pts)
- DUT functional bugs (40pts)
- Bug fixing (10 pts)
- Code coverage (10pts)
- 進階項目 : (30pts)
- Functional coverage (20 pts)
- Assertion coverage (10 pts)
- 驗證計畫書 (20pts)
- 總分 120pts, 評審結果將以分數作為標準
- 若分數相同 , 則以完成時間之先後作為鑑別
評審委員：
競賽地點：
設計環境：
- 工作站系統環境需求：為避免因各校工作站系統資源的優劣不同而影響競賽的公平性，本項競賽的題目將儘量著重於設計觀念與流程，減少程式執行的等候時間。惟限於各項輔助設計軟體之基本需求，各參賽者所使用的工作站，或個人電腦建議採用較穩定高效率的機種。
- 工作站之系統主記憶體建議使用 128MB 以上，並保留 256MB 以上 SWAP 空間； 個人電腦之系統主記憶體建議使用 256MB 以上，並保留 256MB 以上 SWAP 空間；
- 工作站之作業系統需採用 Solaris 2.8 或 HP-UX 9.0.5 以上
- 個人電腦之作業系統需採用 Microsoft Windows 2000 SP2 或 XP Pro SP1 以上。
軟體需求：
- 競賽所需的設計軟體依參加組別不同略有差異，競賽時不限定使用如下所列軟體之版本，惟驗證評分時，係以所列環境及版本作為驗證依據，參賽者不得要求以所用軟體版本進行驗證。以下所列為各項步驟所需之軟體名稱及現有版本。
- 工具軟體由 Cadence/CIC 提供
- Simulator: IES 6.1
- Language: e or SystemVerilog
- vPlan/vManager
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